基于FPGA的高速数据采集系统的设计与实现.pdf

第35卷第5期
电子器件
Vol35 No
2012年10月
ese Journal of Electron Devices
Oct.2012
Design of High Speed Data Acquisition System Based on FPGA
CHANG Gaojia, FENG L
Institute of Microelectronics Southwest Jiaot
University
Abstract: This paper designed a high-speed data acquisition systern consisting of AD, FPGA and DSP. The sampling
accuracy is 12 bit, and sampling rate is 100 MSPS. his paper described two kinds of the front-end conditioning
circuits and made a comparison between them, also described the clocking ciruit of AD, then introduced the
design process of FPGA,s programs based on verilog. After debugging and optimizing, the wave which reads in the
DSP is stable and with a low ripple
Key words: data acquisition system; hight-speed; front-end conditioning circuits; FPGA
EEACC: 7210G
doi:10.3969/j.iss.1005-9490,2012.05.028
基于FPGA的高速数据采集系统的设计与实现
常高嘉,冯全源
(西南交通大学微电子研究所,成都610O31)
摘要:髙速数据采集系统主要由AD、 FPGA和DSP组成。该系统的采样精度为12bit,采样率为100MSS。首先介绍了系
统中AD部分的两种前端调理电路的设计与实现并作了对比,然后介绍了AD的时钟电路,说明了基于 Verilog的FPGA程序
设计过程。通过调试优化所可以在DSP中稳定、纹波较小地读到AD量化后的数据。
关键词:数据采样系统;高速;前端调理电路;FPCA
中图分类号:TP247.2
文献标识码:A
文章编号:1005-9490(2012)05-0615-04
电子信息技术近些年来持续迅猛发展,通信信1系统结构
号的带宽已变得越来越宽,调制方式也从传统的模
拟调制发展到数字调制、矢量调制,编码方式也在不
数据采集系统的原理框图如图1所示。该系统
断地趋于复杂化。为了满足对较宽频域范围内高使用的ADC芯片为ADU公司的AD9233,采样精度
频、瞬态信号细节的精确、实时检测分析,必须要有为12bit,采样率为100MSPS;FPGA选用的是
种数据采集系统,这种系统必须具有高采样率、高 Atera公司的 CycloneⅢ系列EP3C16Q240C8;DSP
分辨率,以便于对高速、复杂的信号进行快速的采
样、存储、传输和分析。应用可编程门阵列FPGA可
电源管理
使数据采集系统具有高度的灵活性,基于FPGA的
前
与
高速数据采集是现代测试系统中非常重要的一种数
端「高
DSP
据记录与处理设备
部信号)理同速/
FPGA
接
口
SP
电「AD
电
本文设计了一种由AD、FPGA和DSP组成的数
池
电控制电路路
路
摒采集系统,系统的采样精度为12bit,采样率为
100MSPS。该系统主要用于对盲信号的分离及信
时钟电路
号参数的识别。
图1数据采集系统结构图
项目来源:国家自然科学基金项目(60990320,60990323);国家自然科学基金面上项目(61271090);国家高技术研究发展计划
(863计划)项目(2012AO12305
收稿日期:2012-05-27修改日期:2012-06-11
万方数据
616
电子器件
第35卷
为T公司的TMS320C6416,其最高主频为1GHz
该数据采集系统主要由前端信号调理电路、模数绔2设计实现
换电路、PGA电路和DSP电路组成。
2.1前端调理电路
模拟信号首先经过前端调理电路使其幅度转换成
前端调理电路的作用是将模拟信号的幅度堿整
适合AD23处理的范围,并将单端信号转换成差分信为适合ADC芯片处理的范围,同时将单端信号转变
号后输出给ADO233,AD9233在采样时钟的控制下完成成AD需要的差分信号。本设计中采用了两种方法
模数转换,然后FPGA将ADC量化后的信号寄存在设计前端调理电路,一种是使用变压器,一种是差分
FIFO中,最后DSP通过接口电路从FPCA的FIHO中放大器的方法。两种方式的电路如图2和图3所示
读取数据并做后续的一些处理。整个系统中,DSP起
主控作用,它控制着FGA是否对AD的输出数据进行
寄存及是否从FPGA的FFO中读取数据。
AGND
「0
本高速数据采集系统的关键是前端调理电路的
AGNDA
PRI SEC rx
设计与实现。前端调理电路完成对输入信号幅度的
SEC CT N
调整,阻抗匹配,并把单端信号变成抗噪性更好的差
DTI-1WT
分信号。前端调理电路的抗干扰能力、增益控制特
COAX-M
性、频率特性、时延特性等是设计中需要重点考虑的
Fso
因素,本设计中使用变压器模式和放大器模式来完
成前端调理电路的设计。
图2采用变压器分式的前端调理电路
25
AGND川
CRI SEC DCT
R8 0
R4
4
ADTI-IVT
COAM
ACND
AGND
ASND
图3采用差分放大器方式的前端调理电路
两种方法各有优缺点,需要根据模拟信号的特2.2时钟电路
点和设计目标来确定选择哪种处理方式。由于变压
ADC芯片的采样是在时钟的控制下完成的,所
器是无源交流耦合器件,所以产生的噪声很小,只能以时钟信号的质量对AD的影响非常大,特别是高
将交流信号输出ADC芯片,同时它的通带平坦性速、高分辨率ADC或是中频欠采样时对时钟输入信
和驱动能力差,无动态隔离能力,提高增益会降低号的质量尤为敏感。所设计的电路如图4所示
AD的模拟带宽。而放大器是有源器件,会产生较
大的噪声,但是它的通带平坦性和驱动能力好,可以
+,
Pu Sec DOT
提高动态隔离,增益提高后对AD的模拟褙宽影响
很小。通过分析变压器和放大器的特点,前端调理t?
XIAL
CK
电路优先器件的选择可以总结为表1所示。
表1ADC前端调理电路中变压器和放大器的性能对比
图4系统的时钟电路
参数通常优选‖参数
通