一种wallace树压缩器硬件结构的实现.pdf

2011,47(23)
Computer Engineering and Applications计算机工程与应用
一种 wallace树压缩器硬件结构的实现
管幸福,余宁梅,路伟
GUAN Xingfu, YU Ningmei, LU Wei
西安理工大学自动化与信息工程学院,西安710048
School of Automation and Information Engineering, Xi an University of Technoloy Xi an 710048, China
GUAN Xingfu, YU Ningmel, LU Wel Realizaton of waace tree style compressor hardware structure. Computer Engi-
neering and Applications, 2011, 47(3): 76-78.
Abstract: This paper descibes a hardware structure realization method of wallace ee compressor used for mantissa prod
uct of 32-bit float-point multiplying i, Mixed w 3-2 and 4- compressor, wallace re compressor adopts hardware de
scription language to aliz the RL code witn, an makes use of CS for mtional simulation and synopsys DC for
logie synthesis and optimization under $MICO 13 um processs. The results show that this kind of compressor benefits the in-
creasing of ar thetic speed ing compression ss of patil prduct and reducing of hardwar realization area to a
large extent.
Key words: 3-2 compressor; 4-2 compressor; wallace tree compresso
摘要:设计了一种用于32位浮点乘法器尼數乘部分的 wallace树压缩器的硬件鲒构实现方法,通过3-2和4-2压编的混合搭配,
构成一种新的 wallace树压綰器,采用 verilog硬件槽述语宫实现RTL級代码的写,并使用VCS进行功能仿真,然后在SMIC0.13pm
的工艺下,用 synopsys DC进行辑综合、优化,结果表明,这种压缩器在部分积的压编过程中,有效地提高了运算速度,并在很
大程度上减小了硬实现面釈
关健词;3-2压縮器;42压縮器; wallace树压绵器
DOl:10.3778/jis51002-8331.201.23,022文章绵号:1002-8331(2011)2-0076-03文标识码:A中图分类号:TP27
1引言
sm、camy两个数表示出来,其中swm的权位值和三个输入
在现代微处理器中,浮点乘法器的应用已经十分广泛,比一样,cor的权位值要比sam的权位值高一位,其传统的逻
如:数字信号处理、图像的实时处理等。浮点乘法器完成一次辑表达式为式(1)(2):
操作所需要的时问往往决定蒼微处理器的工作频率,所以浮
Sum=a3b
点乘法器性能的好坏,决定着一款微处理器的市场竞争力。
carry=ab+bc+ ac
因此为了提高浮点乘法器的性能,人们对浮点乘法器的算法
其利用后端综合工具(DC)综合出来的逻辑电路图如1。
及其电路实现结构进行了大量的研究。在浮点乘法器中,尾
数乘部分的处理会直接决定整个乘法器性能的高低,尾数乘
的过程中将产生大量的部分积,如果将这些部分积直接絜加,
在很大程度上会降低整个乗法器的工作频率。
先采用3-2和4-2压缩混合搭配的 wallace树压缩器对所
有的部分积进行压缩,最终压缩为两个部分积,然后进行累
加。这样不但有效地提高了乘法器的运算速度,在一定程度
上也节约了硬件逻辑资源,而且由于这种结构有更好的规整
1统3-2压培器单元掛困
性,使其更易于 VLSII的实现。
为了节约逻辑资源,通过卡诺图对式(2)进行优化,可得
到改进后的等价的逻辑表达式(3)
2两种压缩器的分析与改进
carry=(abk+adba
2.132压缩器的分析与改进
其DC综合出来的逻辑电路图如图2所示
3-2压缩器是本文设计的 wallace树压缩器的重要组成部
从图2和图1的比较可以看出,在相同的约束条件下,改
分,其核心单元就是常见的全加器。从输入输出的角度来观进前后的3-2压缩器单元在关键路径上的延迟都是两级异或
察,3-2压缩器实际上就是将3个输入a、b、c相加的和用门,但是改进后的申略比改进前的电略节约了一个逻辑单元。
作春介:管幸1985-),男,项土研究生,主要研究方向:超大擬模集成电路设计;余宁德,博士生导师。
收第日期:2010-12-13;他国日期:20112-21
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